Architektura mikrořadičů s jádry ARM Cortex-M4

Obsah

1. Architektura mikrořadičů s jádry ARM Cortex-M4

2. Rozdíly mezi jádry Cortex-M

3. Segmenty trhu, pro něž jsou jednotlivá jádra Cortex-M určena

4. Nejdůležitější vlastnosti mikrořadičových jader Cortex-M4

5. Instrukční sada jader Cortex-M4

6. Základní instrukce

7. Instrukce orientované na zpracování signálu

8. Sčítání a odečítání se saturací

9. Bitový příznak Q

10. Násobička

11. Jádra Cortex-M4F

12. Operace podporované matematickým koprocesorem

13. Operace ze standardu IEEE 754, které nejsou implementovány

14. Odkazy na Internetu

1. Architektura mikrořadičů s jádry ARM Cortex-M4

V předchozí čtveřici článků o ARMovských (a tedy RISCových) mikrořadičových jádrech Cortex-M jsme si již popsali vlastnosti (v současnosti) nejmenších a energeticky nejméně náročných jader řady Cortex-M0 a Cortex-M0+ [1], základní vlastnosti výkonnějších jader Cortex-M3 [2], zabývali jsme se i nejvýkonnějšími jádry Cortex-M7 [3] a dokonce jsme si i popsali, v jakých aplikačních oblastech a čipech se tato mikroprocesorová jádra používají v praxi [4]. Jediná dvě „mikrořadičová“ jádra, kterými jsme se doposud podrobněji nezabývali, jsou jádra řady Cortex-M1, která dnes nachází uplatnění pouze v FPGA (a budeme se jimi zabývat v odlišně zaměřeném seriálu), a taktéž jádra řady Cortex-M4, jejichž možnosti leží na pomezí mezi řadou Cortex-M3 a Cortex-M7.

V dnešním článku tedy téma mikrořadičových RISCových jader Cortex-M uzavřeme, protože si popíšeme základní vlastnosti obvodů řady Cortex-M4 (jednodušší, levnější a energeticky méně náročná varianta) i jader Cortex-M4F (pod tímto označením nalezneme mikrořadičová jádra obsahující kromě celočíselné aritmeticko-logické jednotky i matematický koprocesor zpracovávající numerické údaje ve formátu single/float). Tato jádra se uplatní zejména v těch oblastech, kde se zpracovává číslicový signál, protože na čipech s jádry Cortex-M4 lze používat i instrukce pro sčítání a odčítání se saturací, je zde použita rychlá násobička a v případě potřeby lze zvolit mikrořadič obsahující již zmíněný matematický koprocesor.

2. Rozdíly mezi jádry Cortex-M

Vzhledem k tomu, že v tomto článku dokončíme popis všech typů procesorových (resp. přesněji řečeno mikrořadičových) jader Cortex-M, nebude na škodu si zopakovat, čím se vlastně jednotlivá „emková“ jádra od sebe odlišují. Zaměříme se především na vlastnosti samotných procesorových jednotek (CPU) a nikoli na vlastnosti periferních zařízení, protože je logické, že například minimalistická jádra Cortex-M0 a Cortex-M0+ budou v naprosté většině aplikací vybavena jen relativně malým množstvím podpůrných jednotek v porovnání s většími jádry Cortex-M7. V první tabulce jsou jednotlivá jádra všech řad Cortex-M rozdělena podle toho, do jaké architektury ARM spadají. Povšimněte si, že menší jádra používají starší, ale stále oblíbenou architekturu ARMv6-M, zatímco ta nejvýkonnější jádra přešla na novější architekturu ARMv7E-M. Na pomezí pak stojí minule popsaná jádra Cortex-M3 s architekturou ARMv7-M:

Při pohledu na druhou tabulku se dozvíme, kolik řezů mají pipeline v jednotlivých jádrech a taktéž kolik vstupů přerušení je možné maximálně obsloužit. Na tomto místě stojí za připomenutí, že větší počet řezů v RISCových procesorech na jednu stranu může zvýšit jejich výpočetní výkon (zvětšení frekvence), na stranu druhou však zvětšuje plochu samotného CPU, reakce na přerušení se musí řešit složitějším způsobem (u některých čipů dosahuje latence reakce na přerušení až 12 cyklů) a taktéž se při špatné predikci skoků může zhoršit celkový výkon. U jader Cortex-M je patrné, že se designéři snažili o vybalancování všech veličin a vlastností (právě z tohoto důvodu se například dnes namísto papírově výkonnějších jader Cortex-M0 používají jádra Cortex-M0+ s jednodušší strukturou pipeline):

V poslední tabulce jsou shrnuty vlastnosti instrukčních sad, které si sice jsou v některých ohledech velmi podobné (například absencí původních 32bitových „RISCových“ instrukcí ARM), ovšem je patrné, že některé vlastnosti jsou dostupné až u větších, výkonnějších a nutno říci, že taktéž energeticky náročnějších jader:

Poznámky k předchozí tabulce:

• Jádra Cortex-M0/M0+/M1 obsahují většinu instrukcí Thumb kromě trojice instrukcí CBZ, CBNZ a prefixu IT. Taktéž obsahují šest vybraných instrukcí ze sady Thumb-2.
• Ve sloupci „HW násobička“ je napsáno, zda je výsledek násobení dvou 32bitových čísel taktéž 32bitový (spodní polovina výsledku) či 64bitový. U některých čipů lze zvolit, zda je násobička sériová (pomalý výpočet, malá plocha čipu, malá spotřeba) či paralelní (rychlý výpočet, ovšem na úkor větší plochy čipy a taktéž vyšší spotřeby).

3. Segmenty trhu, pro něž jsou jednotlivá jádra Cortex-M určena

Typické použití mikrořadičových jader je zobrazeno na diagramu, který je dostupný na adrese http://www.arm.com/assets/i­mages/tpl/compare-Cortex-M-diagramLG.png. Zkusme si toto rozdělení shrnout v několika větách:

1. Jádro Cortex-M0 tvoří základ pro čipy, u nichž je žádoucí dosáhnout co nejnižší výrobní ceny, malých rozměrů a především pak malého příkonu (s tím samozřejmě souvisí i příslušně nízký výpočetní výkon, ovšem možnost dlouhodobě provozovat stále relativně výkonný čip z baterie je jistě lákavá). Tato jádra by měla postupně nahrazovat některé aplikace, v nichž se nyní používají osmibitové či šestnáctibitové mikrořadiče (PIC, řada 8051, 68HC11/68HC12 atd.). Malé plochy čipu se inženýrům ze společnosti ARM skutečně podařilo dosáhnout, protože nejmenší vyráběný integrovaný obvod s jádrem Cortex-M0 má plochu přibližně 1,6×2 mm.
2. Na mikrořadiče s jádry Cortex-M0+ se z pohledu programátora můžeme dívat jako na pouhá vylepšení původních jader Cortex-M0. Interně se ovšem jedná o odlišně navržená jádra, protože Cortex-M0+ obsahuje pipeline pouze se dvěma řezy a nikoli s řezy třemi (vlastně se tak vracíme na samotný začátek platformy ARM, což však u takto malých čipů má význam). Co je však pro případné uživatele důležitější – i díky zmenšenému počtu řezů pipeline se podařilo dále snížit spotřebu a přitom zachovat obousměrnou kompatibilitu s původními jádry Cortex-M0.
3. Mezi základní cíl při návrhu jader Cortex-M3 patřilo vytvoření CPU s co nejmenší latencí, což znamená, že reakce na přerušení by měla proběhnout ideálně v jediném taktu. Navíc měly mít tyto procesory či mikrořadiče relativně dobrý výpočetní výkon, čehož bylo dosaženo hned několika způsoby. Především mají jádra Cortex-M3 Harvardskou architekturu umožňující mj. provádět současné čtení další instrukce společně se čtením či zápisem dat (zde ovšem závisí na konkrétním výrobci čipu, jak bude koncipovat interní sběrnice připojené k pamětem, samotné jádro rozdělení umožňuje). Dále je použita pipeline se třemi řezy (klasické RISCové fetch, decode, execute) a nalezneme zde i modul určený pro dopředné čtení instrukcí (PFU – Prefetch Unit) a další modul pro pozdržení zápisu jednoho slova do datové paměti (ovšem pouze pro ty regiony paměti, které jsou označeny příznakem „bufferable“, aby se zajistil okamžitý zápis do GPIO apod.).
4. Mikrořadiče s jádry Cortex-M4 jsou popsány v navazující kapitole.
5. Mikrořadičová jádra, která nesou označení Cortex-M7, jsou založena na architektuře ARMv7E-M, na rozdíl od čipů Cortex-M0/Cortex-M0+ s jednodušší architekturou ARMv6-M či Cortex-M3 s architekturou ARMv7-M. Tato jádra jsou podporována paměťovým subsystémem s cache i se zápisovým bufferem, používá se u nich matematický koprocesor, který může podporovat jak operace s operandy typu single/float, tak i s operandy typu double (což je v této aplikační oblasti poněkud neobvyklé) a podporovány jsou samozřejmě i operace používané při zpracování digitálního signálu, tj. například sčítání se saturací apod.

4. Nejdůležitější vlastnosti mikrořadičových jader Cortex-M4

Mikroprocesory a mikrořadiče s jádry Cortex-M4 jsou určeny pro ty aplikační oblasti, v nichž je vyžadováno zpracování digitálního signálu (může se jednat o osmibitové, šestnáctibitové či dokonce o 32bitové vzorky) popř. práce s daty uloženými v systému plovoucí řádové čárky (float/single). V těchto oblastech totiž již možnosti menších jader Cortex-M3 přestávají stačit a na druhou stranu jádra Cortex-M7 mohou být zbytečně drahá a/nebo mít zbytečně velké energetické nároky. Pokud je ovšem vyžadováno zpracování numerických hodnot typu double (tj. čísel s plovoucí řádovou čárkou s takzvanou dvojitou přesností), je nutné použít čipy s jádrem Cortex-M7 nebo se spokojit se softwarovou implementací všech operací s čísly typu double. Opět zde tedy můžeme vidět snahu o vybalancování vlastností se spotřebou a cenou.

Mezi další vlastnosti Cortex-M4 patří:

• Podpora pro bit-banding, tj. pro přístup k jednotlivým bitům jednoho či dvou regionů paměti. Jedná se o vylepšenou podporu Booleovského procesoru známého z řady mikrořadičů Intel 8051 (které dnes vyrábí snad prakticky všichni významní výrobci polovodičových součástek kromě Intelu :-).
• Volitelně je možné použít jednotku pro správu paměti (MPU – Memory Protection Unit). Paměť může být rozdělena do regionů s volitelnými právy přístupu (teoreticky tak lze realizovat i virtuální paměť, což však v aplikační oblasti Cortex-M4 asi nemá význam).
• Lze použít i write buffer (pro jedno zapisované slovo), čímž se zajistí, že poslední řez pipeline nebude muset čekat na skutečný zápis dat do paměti.
• Volitelně je k dispozici modul zajišťující použití konfigurovatelných watchpointů (watchpoint jde dokonce nastavit i na časovač či PC).
• Hned několik volitelných modulů je určeno pro ladění: ITM (rozhraní pro připojení čipu k počítači, kde běží debugger), FPB (Flash path and Breakpoint unit) a AHB-AP (zajišťuje ladicím prostředkům přístup do operační paměti, k řídicím registrům a dokonce i k registrům samotného CPU).

5. Instrukční sada jader Cortex-M4

Základní instrukce zpracovávané jádry Cortex-M4 jsou shodné s čipy Cortex-M3 i Cortex-M7, protože je podporována jak instrukční sada Thumb s šestnáctibitovými operačními kódy, tak i instrukční sada Thumb-2, v níž kromě šestnáctibitových operačních kódů nalezneme i instrukce s 32bitovým slovem. Naproti tomu původní „čistě RISCová“ 32bitová instrukční sada ARM podporována není. Tato vlastnost však platí pro celou řadu Cortex-M, takže to pro nás pravděpodobně nebude příliš překvapivé. Ovšem v oblasti zpracování číslicových signálů je nutné, aby aritmeticko-logická jednotka podporovala kromě základních aritmetických instrukcí s 32bitovými operandy i další instrukce, zejména pak sčítání a odčítání se saturací či mnoho kombinací násobení dvou operandů. I tyto instrukce jádra Cortex-M4 dokážou zpracovat, o čemž se ostatně přesvědčíme v navazujících kapitolách.

6. Základní instrukce

Vzhledem k tomu, že instrukční sady Thumb a Thumb-2 jsou navrženy zejména s ohledem na dosažení vysoké hustoty výsledného strojového kódu a méně už s ohledem na eleganci či dokonce ortogonalitu, je instrukční sada v porovnání s původní RISCovou instrukční sadou (dnes pro odlišení nazývanou ARM32) značně odlišná; najdeme zde mnoho ad-hoc instrukcí i některé instrukce, které už nejsou čistě RISCové. To se týká zejména prefixu IT{podmínka} a taktéž instrukcí určených pro načtení či uložení většího množství registrů LDM a STM. Význam některých méně obvyklých instrukcí bude vysvětlen v poznámkách:

Poznámky:

• Instrukce SVC se mj. používá pro volání služeb kernelu.
• Instrukce SSAT a USAT se používají pro posun operandu s následnou saturací na zvolený počet bitů. SSAT provádí znaménkovou operaci, zatímco USAT provádí operaci bezznaménkovou.
• Instrukce TBB (Table Branch Byte) a TBH (Table Branch Halfword) mohou být použity například při překladu aplikací napsaných ve vyšších programovacích jazycích, typicky céčka s jazykovou konstrukcí typu switch. Tyto instrukce jsme si již popsali v rámci článku o jádrech Cortex-M7.
• Instrukce CBZ a CBNZ slouží k provedení skoku (rozvětvení), v případě, že je vybraný pracovní registr nulový či naopak nenulový (compare and branch if [not] zero).
• Instrukční prefix IT{podmínka} může být aplikován na jednu až čtyři instrukce následující za prefixem. Ihned za prefixem IT se (bez mezery) udává, zda má být daná instrukce provedena při splnění podmínky (T – then) či naopak při jejím nesplnění (E – else). U první instrukce je automaticky předpokládáno T, tudíž se při práci v assembleru uvádí maximálně tři kombinace znaků T/E. Samozřejmě je taktéž nutné zapsat i testovanou podmínku – může se jednat o kódy používané jak u podmíněných skoků, tak i v podmínkových bitech.
• Instrukce REV a REV16 otáčí pořadí bajtů ve 32bitovém či 16bitovém slovu (lze použít pro konverzi little-big endian atd.), zatímco instrukce RBIT otočí pořadí všech bitů ve 32bitovém slovu. To je docela užitečná operace, zejména v oblasti zpracování signálů.
• U instrukcí LDM a STM je součástí instrukčního slova i bitové pole určující, které pracovní registry mají být načteny či naopak uloženy do operační paměti.

7. Instrukce orientované na zpracování signálu

Jak jsme si již řekli v předchozích kapitolách, jsou mikrořadičová jádra navržena takovým způsobem, aby je bylo možné efektivně použít při zpracování digitálních signálů. S tím samozřejmě souvisí i podpora pro některé specializované instrukce, o nichž se ve stručnosti zmíníme v následujících odstavcích. Mezi instrukce určené pro zpracování signálu patří především:

1. Sčítání a odčítání se saturací.
2. Instrukce MLA (Multiply and Accumulate) a MLS (Multiply and Subtract), kde především první instrukce je používaná například v číslicových filtrech.
3. Varianty MLA s 64bitovým výsledkem, rozlišuje se znaménkové a bezznaménkové násobení atd. (viz násobička).
4. Již výše zmíněné instrukce SSAT a USAT.
5. Instrukce RBIT pro algoritmus výpočtu FFT apod.
6. Instrukce pro konverze dat (protože mnoho vstupních číslicových dat používá osmibitové či šestnáctibitové vzorky).

8. Sčítání a odečítání se saturací

Kromě běžných aritmetických operací je možné u čipů s jádry Cortex-M4 použít i operace se saturací. Při využití těchto operací nedojde k přetečení přes maximální či minimální 8bitovou, 16bitovou či 32bitovou hodnotu (se znaménkem či bez znaménka), ale výpočet se „zasekne“ na minimální či maximální hodnotě.

9. Bitový příznak Q

Proč se vlastně ve jménech většiny instrukcí, které byly vypsány v předchozí tabulce, objevuje znak Q? Souvisí to s bitovým příznakem označeným (překvapivě) Q, který je taktéž nazýván sticky flag či sticky overflow bit (což není zcela přesné). Slovo „sticky“ se používá z toho důvodu, že pokud jednou dojde k jeho nastavení (na jedničku), musí se o jeho vynulování explicitně postarat programátor, na rozdíl od ostatních příznaků (Z, V, C apod.), které se mění s každou relevantní instrukcí. Příznak Q je nastaven ve chvíli, kdy při nějaké aritmetické operaci dojde k saturaci. To lze použít například k detekci špatně nastavených parametrů při zpracování signálu (příliš velké zesílení apod.). Díky tomu, že příznak Q není běžnými instrukcemi nulován, není nutné jeho nastavení testovat po každé aritmetické operaci, ale například až po zpracování celého bloku dat či po aplikaci celého filtru na jeden vzorek, což je rychlejší a většinou i dostačující.

10. Násobička

Násobička všech mikrořadičových jader Cortex-M4 podporuje takřka nepřeberné množství instrukcí pro násobení celočíselných operandů typu signed či unsigned (se znaménkem, bez znaménka) s tím, že výsledek je buď 32bitová hodnota či hodnota 64bitová. Navíc je možné určit, zda se má výsledek násobení přičíst k mezivýsledku a provést tak v oblasti digitálního zpracování signálů velmi užitečnou operaci nazývanou „Multiply&Accumulate“ (přičemž akumulátor má většinou šířku 32 bitů či 64 bitů, zatímco vstupní operand může být v některých instrukcích pouze šestnáctibitový). Následuje tabulka se základními operacemi násobičky:

DSP operace (povšimněte si zejména konstantního počtu cyklů pro zahájení či dokončení operace):

Neříkal někdo, že zkratka RISC je odvozena od „Reduced Instruction Set“? :-)

11. Jádra Cortex-M4F

Základní mikrořadičová jádra označovaná pouze jménem Cortex-M4 (tj. bez znaku „F“ na konci) neobsahují žádný matematický koprocesor, který by dokázal nativně pracovat s numerickými hodnotami s plovoucí řádovou čárkou. To je pochopitelné, protože existuje poměrně mnoho aplikací, v nichž si vystačíme pouze s operacemi nad celými čísly popř. s vlastní implementací výpočtů s fixní řádovou čárkou (FX, fixed point). Pokud je však v nějaké aplikaci většina výpočtů prováděna s numerickými hodnotami typu single/float, může být výhodnější namísto jádra Cortex-M4 použít jádro Cortex-M4F, které již matematický koprocesor obsahuje – ovšem s několika omezeními, na která je zapotřebí si dávat pozor, a to zejména při portaci aplikací. Jedno z největších omezení spočívá v tom, že matematický koprocesor skutečně podporuje pouze typ single/float a nikoli double (což v některých případech nemusí vadit, ostatně své použití mají i šestnáctibitové formáty s plovoucí řádovou čárkou).

Poznámka: ve skutečnosti je několik operací pro práci s dvojitou přesností přece jen implementováno, což uvidíme v tabulce v další kapitole.

Matematický koprocesor implementovaný v jádrech Cortex-M4F se v mnoha ohledech odlišuje například od „klasických“ koprocesorů řady 80×87 (v nichž výpočty interně probíhají s hodnotami rozšířenými na plných 80 bitů, což mj. dovoluje bezeztrátovou konverzi mezi celočíselnými hodnotami long a interně používaným formátem koprocesoru). Především se v RISCovém matematickém koprocesoru operandy ukládají do sady registrů označených jmény S0 až S31, na které existují aliasy D0 až D15 (vždy dva registry, které původně nesly informace o numerické hodnotě typu float/single jsou použity pro uložení hodnoty typu double). Dále je možné zvolit tři režimy činnosti koprocesoru, které mají vliv na prováděné výpočty: režim odpovídající normě IEEE 754 (Full-compliance mode), režim při kterém jsou denormalizované hodnoty považovány za nulu (Flush to zero mode) a konečně režim, při kterém všechny operace, u nichž je jeden či oba vstupní operandy roven NaN (Not a Number), taktéž vrací NaN (naopak v režimu kompatibility s normou IEEE 754 se hodnoty NaN zpracovávají podle specifikace).

12. Operace podporované matematickým koprocesorem

Operace, které jsou podporovány matematickým koprocesorem, jsou vypsány v následující tabulce:

13. Operace ze standardu IEEE 754, které nejsou implementovány

Některé operace, které jsou (velmi přesně) definovány v normě IEEE 754 resp. v její novější úpravě IEEE 754–2008, ve skutečnosti nejsou na jádrech Cortex-M4F implementovány, což znamená, že pokud se dané operace objeví ve zdrojových kódech překládaných programů, musí překladač namísto vygenerování pouhých několika instrukcí koprocesoru volat knihovní funkce, což je samozřejmě pomalejší (a taktéž je nutné pro tyto funkce vyhradit dostatečnou kapacitu paměti ROM). Mezi nepodporované operace či instrukce patří především:

• Výpočet zbytku po dělení.
• Zaokrouhlení hodnoty s plovoucí řádovou čárkou na celočíselnou hodnotu uloženou zpět do registru koprocesoru.
• Porovnání hodnoty typu single s hodnotou typu double a naopak.
• Konverze mezi desítkovým a binárním formátem. Desítkový formát používá jako základ exponentu konstantu 10 a nikoli 2, norma IEEE 754 definuje tři takového formáty: decimal32, decimal64 a decimal128.
• Zpětná konverze mezi binárním a desítkovým formátem.

14. Odkazy na Internetu

1. A tour of the Cortex-M3 core:
   http://community.arm.com/grou­ps/processors/blog/2013/11/04/a-tour-of-the-cortex-m3-core
2. Five things you may not know about ARM Cortex-M:
   http://community.arm.com/docs/DOC-6912
3. Divide and Conquer:
   http://community.arm.com/docs/DOC-8059
4. MCU market turns to 32-bits and ARM
   http://www.eetimes.com/do­cument.asp?doc_id=1280803
5. Cortex-M0 Processor (ARM Holdings)
   http://www.arm.com/produc­ts/processors/cortex-m/cortex-m0.php
6. Cortex-M0+ Processor (ARM Holdings)
   http://www.arm.com/produc­ts/processors/cortex-m/cortex-m0plus.php
7. ARM Processors in a Mixed Signal World
   http://www.eeweb.com/blog/arm/arm-processors-in-a-mixed-signal-world
8. ARM Architecture (Wikipedia)
   https://en.wikipedia.org/wi­ki/ARM_architecture
9. Cortex-M0 (Wikipedia)
   https://en.wikipedia.org/wi­ki/ARM_Cortex-M0
10. Cortex-M0+ (Wikipedia)
    https://en.wikipedia.org/wi­ki/ARM_Cortex-M#Cortex-M0.2B
11. Improving ARM Code Density and Performance
    New Thumb Extensions to the ARM Architecture Richard Phelan
12. The ARM Processor Architecture
    http://www.arm.com/produc­ts/processors/technologies/in­struction-set-architectures.php
13. Thumb-2 instruction set
    http://infocenter.arm.com/hel­p/index.jsp?topic=/com.ar­m.doc.ddi0344c/Beiiegaf.html
14. Introduction to ARM thumb
    http://www.eetimes.com/dis­cussion/other/4024632/Intro­duction-to-ARM-thumb
15. ARM, Thumb, and ThumbEE instruction sets
    http://www.keil.com/suppor­t/man/docs/armasm/armasm_CEG­BEIJB.htm
16. An Introduction to ARM Assembly Language
    http://dev.emcelettronica­.com/introduction-to-arm-assembly-language
17. Processors – ARM
    http://www.arm.com/produc­ts/processors/index.php
18. The ARM Instruction Set
    http://simplemachines.it/doc/ar­m_inst.pdf
19. Instrukce typu SIMD na mikroprocesorech RISC
    http://www.root.cz/clanky/instrukce-typu-simd-na-mikroprocesorech-risc/
20. Instrukce typu SIMD na mikroprocesorech RISC (2. část)
    http://www.root.cz/clanky/instrukce-typu-simd-na-mikroprocesorech-risc-2-cast/
21. Instrukce typu SIMD na mikroprocesorech RISC (3.část – MIPS-3D a VIS)
    http://www.root.cz/clanky/instrukce-typu-simd-na-mikroprocesorech-risc-3-cast-mips-3d-a-vis/