Latence vznkají proto, že je tam polling masteru na hodně jednotek a malá přenosovka. Vypínač musí třeba 1.5s čekat, než se ho master zeptá, co je novýho. 99% trafficu je při tom o ničem. Jenom "Stalo se něco?" "Nic."
Tam jsou jenom dvě možnosti, CSMA/CD nebo extra lajna pro každý čidlo (ale tolik UARTů aby rval do středně velkýho FPGA, běžnej procák jich má max. 5.)