Názor k článku Intel se stále trápí, velká GPU patrně čeká zpoždění od Pavel Píša - Myslím si, že se nejedná jen o dostupnost...

Myslím si, že se nejedná jen o dostupnost technologie, instrukční sada ARM AArch64 s instrukcemi pevné délky umožňuje vzít 32-bytů a dekódovat osm instrukcí naráz v podstatě s jednoduchým paralelním dekodérem (*1) naopak na straně x86 dekódování i jen 4 instrukcích v jednom hodinovém cyklu je vrcholným uměleckým dílem ať již na straně AMD nebo Intelu. Ano, je zde trace cache pro vnitřní cykly, která dodá až 6 přeložených mikro/makro instrukcí na takt ve vnitřních smyšcách, ale stáel je to málo. Teď se zdá, že se Intel dokáže posunout na těch 6-instrukcí.

U AArch64 si ale trochu myslím, že pro některé úseky kódu je těch 32-bitů na jednoduchou instrukci moc a na druhou stranu adresování je někdy o dost složitější než na MIPS nebo RISC-V a do dispatche pak jde jako dvě mikro opperace. Takže nakonec jednodušší adresování na RISC-V a možnost to komplexnější nahradit dvojicí 16-kódovaných instrukcí může být výhra. Nakonec za zavedení metriky na posuzování návrhu procesorů a kódování instrukcí v Quatitativ Approach dostali páni profesoři Patterson a Hennessy v roce 2017 Turing Award - přitom RISC-V je navržený studentem, spolupracovníkem prof. Pattersona za posuzování podle těchto metrik. Nakonec ARM již SVE i asi na základě jejich návrhu pro RISC-V zavedl. Ale obecně kódový prostor v instrukcích zablokovaný mnoha zbytečnými instrukcemi již těžko uvolní.

Více viz moje starší přednáška z InstallFestu 2021 Vývoj architektur procesorů na příkladech inovací od i4004 k Apple M1 a generacím RISC-V,, je to závěrečné shrnutí a výhledy k předmětu Architektura počítačů, kde letos s výukou přecházíme na RISC-V simulátor (online).

(*1) Ono i po jednoduchém dekódování se z řešení závislostí občas procesorům a i jejich návrhářům pěkně zamotá hlava, viz třeba mé přednášky a záznamy z předmětu Pokročilé architektury počítačů https://cw.fel.cvut.cz/wiki/courses/b4m35pap/lectures/start.