Ono to je tím, že LVDS není standard pro připojení displeje, ale pro přenos rychlých dat sériově po diferenciálním páru dle EIA-644A. Definuje jenom fyzickou vrstvu pro jeden pár. Toť vše.
Jenomže u displeje je jeden pár hodinový a několik datových. A který signál půjde po kterým páru a v jakým pořadí, to si určuje výrobce. Pokud místo R7..R0, G7..G0, B7..B0 někdo pošle třeba B0..B7, R0..R7, G0..G7 nebo dokonce R0, G0, B0, R1, G1, B1,... , tak to ke koukání asi moc nebude.
Jsou jenom tři možnosti řešení:
1) Zkusit to nějak nakonfigurovat na grafickým řadiči podle dokumentace displeje.
2) Udělat si destičku s LVDS přijímačem a vysílačem, mezi tím proházet dráty (hledejte DisplayLink od TI)
3) Dát tam FPGA a řešení 2 narvat do něj pomocí vestavěných SERDES.
Pozor, v případě vlastního HW je to celkem drsárna, u displeje 800x480 s připojením po pěti párech mám cca 220MHz. To už chce trochu know-how...