Důvod, proč doporučuji pro začátek VHDL, není v tom, že bych ho měl raději. Naopak - raději píšu ve Verilogu (i když člověk si v praxi zas tak často sám vybírat nemůže). Smysl je prostý - začátečníka VHDL rozhodně mnohem lépe pohlídá a vede k čistějšímu popisu, což se pak projeví i dostane-li se v budoucnu k Verilogu, kdy už bude mít zažité určité postupy. Ve Verilogu projdou bez řečí i věci, které by VHDL rozhodně zatrhnul. U zkušeného člověka to bude často opruz, ale u začátečníka je to ve většině případů ve skutečnosti opravdu chyba a ne záměr, nebo přinejmenším velmi nešťastné či nepřehledné řešení. Takový obvod může i na první pohled fungovat, ale může obsahovat chybu, která se projeví jen občas nebo až při nějaké zdánlivě nesouvisející změně. A velmi špatně se dohledává. Nebo může být zcela bez chyby, ale těžko se v tom po něm někdo vyzná, včetně samotného autora po uplynutí nějakého času.
Souhlasím, že po pár jednoduchých návrzích, které jste si napsal sám, se člověku bude zdát příjemnější Verilog. Jenže, zcela vážně, zkuste si v obou smysluplně upravit i nějaký složitější návrh, jehož nejste původním autorem, nebo ještě lépe, na němž před vámi pracovalo postupně více různých lidí, a sám uvidíte. Taky v tom mám docela jasno.