Vlákno názorů k článku Piton: otevřený design procesorů, které lze spojit do velkých celků od Vladislav - Ten procesor je zajímavý počin, škoda že je...

Ten procesor je zajímavý počin, škoda že je ve Verilogu. Ten zatím vůbec neumím a zdá se mi že všechno co je alespoň trošku zajímavé je ve Verilogu. Jasně že VHDL je ukecaný, ale to se opravdu v praxi píše spíše ve Verilogu? Je tu někdo z praxe zkušený a podělí se o zkušenost prosím? :)

P.S. Jsem student a s FPGA laškuji velice krátko, zatím jen ze zvědavosti.

V praxi jak kde, u evropských firem spíš VHDL, u amerických spíš Verilog, řekl bych. Vyplatí se umět oboje. Ale rozhodně je lepší začít s VHDL.

Rozhodne je lepsi zacit s Verilogem ;-).

Zcela vazne, nastudujte si zaklad obojiho, udelejte par jednoduchych ale smysluplnych navrhu v obou a sam uvidite. Ja mel jasno pomerne rychle.

Důvod, proč doporučuji pro začátek VHDL, není v tom, že bych ho měl raději. Naopak - raději píšu ve Verilogu (i když člověk si v praxi zas tak často sám vybírat nemůže). Smysl je prostý - začátečníka VHDL rozhodně mnohem lépe pohlídá a vede k čistějšímu popisu, což se pak projeví i dostane-li se v budoucnu k Verilogu, kdy už bude mít zažité určité postupy. Ve Verilogu projdou bez řečí i věci, které by VHDL rozhodně zatrhnul. U zkušeného člověka to bude často opruz, ale u začátečníka je to ve většině případů ve skutečnosti opravdu chyba a ne záměr, nebo přinejmenším velmi nešťastné či nepřehledné řešení. Takový obvod může i na první pohled fungovat, ale může obsahovat chybu, která se projeví jen občas nebo až při nějaké zdánlivě nesouvisející změně. A velmi špatně se dohledává. Nebo může být zcela bez chyby, ale těžko se v tom po něm někdo vyzná, včetně samotného autora po uplynutí nějakého času.
Souhlasím, že po pár jednoduchých návrzích, které jste si napsal sám, se člověku bude zdát příjemnější Verilog. Jenže, zcela vážně, zkuste si v obou smysluplně upravit i nějaký složitější návrh, jehož nejste původním autorem, nebo ještě lépe, na němž před vámi pracovalo postupně více různých lidí, a sám uvidíte. Taky v tom mám docela jasno.

Já bych porovnal VHDL s Pascalem a Verilog s Cčkem. Strukturou programu, stylem psaní i ukecaností.

Tak, jak platilo, že Pascal je pro výuku a C pro guru, je to to samý s VHDL a Verilogem... VHDL neublíží.

Děkuji za názory, tak to vidím že se trošku více seznámím s VHDL a pak se vrhnu po hlavě na Verilog.